TSMC có thể tính phí lên tới 45.000 đô la cho các tấm wafer 1,6nm-Tin đồn cáo buộc tăng giá 50% so với các tấm wafer thế hệ trước
TSMC sắp bắt đầu sản xuất chip bằng công nghệ quy trình N2 2nm vào cuối năm nay. Có tin đồn về giá cả wafer N2 và các thế hệ tiếp theo. TSMC dự kiến sẽ tính phí lên tới 30.000 USD cho mỗi wafer sử dụng công nghệ N2, trong khi báo China Times cho biết công ty sẽ tính tới 45.000 USD cho wafer của các thế hệ tiên tiến hơn, liên quan đến chip A16.
Node 6nm. Sản xuất chip 2nm có chi phí cao, giá wafer của TSMC cho chip 2nm đã tăng lên 30.000 USD mỗi wafer, trong khi các node tiên tiến hơn có thể lên tới 45.000 USD, theo báo cáo của China Times. Giá này cao hơn 45% so với chi phí dự kiến của node N2 của TSMC, cũng được cho là đã tăng lên 30.000 USD. Có một số thông tin cần biết về giá cả tại TSMC và các nhà sản xuất chip hợp đồng khác.
Giá cả tại các nhà máy sản xuất phụ thuộc nhiều vào khối lượng sản xuất và khách hàng. TSMC đang mở rộng đầu tư tại Mỹ lên 165 tỷ USD với các nhà máy và trung tâm nghiên cứu phát triển mới. Quy trình 2nm N2 của TSMC sẽ đi vào sản xuất trong năm nay, trong khi A16 và N2P sẽ ra mắt vào năm sau. Phó giám đốc TSMC, Kevin Zhang, đã chia sẻ về sự phát triển công nghệ quy trình để đáp ứng nhu cầu ngày càng cao. Apple, là khách hàng lớn nhất của TSMC trong công nghệ quy trình tiên tiến, được cho là trả giá thấp hơn so với các đối thủ trong ngành cho các wafer.
Đối với các khách hàng như AMD, Intel, Nvidia và Qualcomm, giá cả phụ thuộc vào tổng khối lượng đặt hàng và tỷ lệ khối lượng dựa trên việc khách hàng sử dụng các công nghệ tiên tiến. Cần lưu ý rằng tất cả các báo giá về wafer của TSMC hay bất kỳ xưởng đúc nào khác chỉ mang tính chất ước lượng. TSMC không bình luận về giá cả và khối lượng, vì vậy chỉ có thể so sánh với các mức giá không chính thức khác.
Chuyển sang cuộn ngang. Giá dự kiến của TSMC cho các thế hệ chip như sau:
- N3: 18,000 - 20,000 (2022 H2)
Nhiều nhà phát triển chip lớn đang chuyển sang công nghệ 2nm. AMD và Fujitsu đã xác nhận sản xuất silicon cho thế hệ bộ xử lý máy chủ EPYC mới mang mã Venice.
Báo cáo cho biết MediaTek sẽ hoàn tất thiết kế cho hệ thống trên chip di động thế hệ mới của mình trên công nghệ N2 của TSMC trong thời gian tới. Qualcomm cũng đang phát triển thế hệ thứ ba của nền tảng di động Snapdragon 8 Elite trên cùng công nghệ này. Apple dự kiến sẽ là một trong những công ty đầu tiên áp dụng N2, mặc dù chưa xác nhận chính thức. Nếu đúng như vậy, các bộ vi xử lý A20 và M6 thế hệ tiếp theo sẽ dựa trên công nghệ N2, tuy nhiên đây chỉ là suy đoán của chúng tôi.
📢 Liên hệ quảng cáo: 0919 852 204
Quảng cáo của bạn sẽ xuất hiện trên mọi trang!
TSMC sẽ tăng cường sản xuất chip dựa trên công nghệ N2 tại hai nhà máy vào cuối năm nay, một sự kiện chưa từng có. Báo cáo cho biết mục tiêu nội bộ của TSMC cho công nghệ 2nm là đạt công suất sản xuất khoảng 30.000 wafer mỗi tháng vào cuối năm. Mặc dù giá 30.000 USD cho mỗi wafer N2 có vẻ cao, nhưng giá 45.000 USD cho node tiên tiến hơn lại khá chênh lệch.
Báo cáo không đề cập cụ thể đến công nghệ A16, nhưng vì còn quá sớm để thảo luận về giá của A14 và các nút sản xuất tiên tiến hơn, có khả năng báo cáo đề cập đến giá của các wafer được xử lý bằng công nghệ 1.6nm của TSMC. Hãy cẩn thận với mức giá 45,000, vì như đã đề cập, các khách hàng khác nhau sẽ phải trả giá khác nhau.
Chúng ta có thể suy đoán về việc tại sao chip A16 được cho là đắt hơn so với chip N2. Nguyên nhân có thể đơn giản: A16 hỗ trợ mạng cung cấp điện mặt sau BSPDN, rất hữu ích cho các bộ vi xử lý lớn phục vụ AI và HPC, nhưng tốn kém trong sản xuất. Việc sản xuất BSPDN cần thêm nhiều bước trong quy trình chế tạo, điều này ảnh hưởng đáng kể đến giá thành.
Đầu tiên, quá trình chế tạo chip diễn ra như thường lệ, các transistor được xây dựng trên mặt trước của một tấm wafer silicon thông qua các bước truyền thống như lắng đọng, khắc, và doping để hình thành các thiết bị hoạt động. Sau khi các transistor được tạo ra, tấm wafer được gắn ngược mặt xuống một tấm wafer mang rỗng bằng kỹ thuật liên kết hybrid. Tiếp theo, tấm wafer gốc được làm mỏng cẩn thận từ mặt sau thông qua mài và đánh bóng hóa học-cơ học, giảm độ dày silicon chỉ còn vài micromet, lộ ra mặt dưới của lớp transistor hoạt động.
Khi mặt sau của chip được lộ ra, các kết nối kim loại mới chuyên dụng cho việc cung cấp điện được lắp đặt. TSMC áp dụng phương pháp BSPDN hiệu quả nhất, nhưng cũng khó sản xuất nhất. BSPDN kết nối các đường đồng dày để giảm điện trở trực tiếp đến các transistor. Sau khi xử lý mặt sau, wafer tiếp tục qua các bước đóng gói tiêu chuẩn. Việc tách biệt dây nguồn và tín hiệu cải thiện hiệu suất chip tổng thể nhờ vào việc cung cấp điện tốt hơn, giảm sụt áp và tạo thêm không gian trên mặt trước để dẫn tín hiệu nhanh hơn.
Tuy nhiên, chi phí cung cấp năng lượng mặt sau sẽ hạn chế việc sử dụng công nghệ này chỉ cho các công ty phát triển bộ xử lý lớn và đắt tiền, như GPU AI và HPC thế hệ tiếp theo, dự kiến tiêu thụ nhiều kilowatt và hưởng lợi lớn từ BSPDN. Chi phí phát triển cực cao, báo cáo ước tính rằng việc phát triển một chip 2nm đơn lẻ sẽ tiêu tốn khoảng 725 triệu USD.
Nguồn: www.tomshardware.com/tech-industry/semiconductors/tsmc-could-charge-up-to-usd45-000-for-1-6nm-wafers-rumors-allege-a-50-percent-increase-in-pricing-over-prior-gen-wafers